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自1958年第一顆集成電路發明至今，集成電路相關產業已經走過了60年的發展歷史。在這60年中，半導體先進制程依照著摩爾定律得到了快速發展。但進入最近幾年，受限于工藝、制程和材料的瓶頸，摩爾定律開始呈現疲軟的狀態，聯電和格芯也先后終止了先進工藝的研發，英特爾也在10nm上面踟躕不前。于是集成電路業者開始探討后摩爾定律時代下集成電路的發展方向，而3D封裝則是其中一個選擇。
包括英特爾、臺積電、三星和一些OSAT廠都投入到3D封裝的研發當中去。
3D封裝是什么
3D封裝號稱是超越摩爾定律瓶頸的最大“殺手锏”，又稱立體封裝技術，是在X-Y平臺的二維封裝的基礎上向z方向發展的高密度封裝技術。 與傳統封裝相比，使用3D技術可縮短尺寸、減輕重量達40-50倍;在速度方面，3D技術節約的功率可使3D元件以每秒更快的轉換速度運轉而不增加能耗，寄生性電容和電感得以降低，同時，3D封裝也能更有效地利用硅片的有效區域。這種封裝在集成度、性能、功耗等方面更具優勢，同時設計自由度更高，開發時間更短，是各封裝技術中最具發展前景的一種。
傳統意義上 3D 封裝包括 2.5D 和3D TSV 封 裝 技 術 。 硅通孔技術（TSV）實現 Die 與 Die 間的垂直互連，通過在 Si 上打通孔進行芯片間的互連，無需引線鍵合，有效縮短互連線長度，減少信號傳輸延遲和損失，提高信號速度和帶寬，降低功耗和封裝體積，是實現多功能、高性能、高可靠性且更輕、更薄、更小的芯片系統級封裝。 由于 3D TSV 封裝工藝在設計、量產、測試及供應鏈等方面還不成熟，且工藝成本較高，目前業界采用介于2D和3D之前的2.5D連接層封裝形式，通過在 Die 和基板間添加一層連接 層 ，大幅度提高封裝的輸入輸出（I/O）信號密度，是3D TSV 封裝大規模商用之前既經濟又實用的方案。
一馬當先的臺積電
就像在外賣出現之前，我們永遠不知道泡面的競爭對手竟然不是同行。同樣，這也適用于封測行業，臺積電在摩爾定律發展的過程中，認識到后段封裝技術與前段制程發展不一致的問題，公司認為此時此刻不如自己打通任督二脈，利用自家在前段制程的研發經驗來推動相關后段封裝的發展。于是，臺積電推出了WLSI平臺，該平臺包括：CoWoS封裝、InFO封裝，以及針對PM-IC等較低端芯片的扇入型晶圓級封裝。
在不久之前，臺積電推出了逼近 3D IC 層次的 SoIC 技術，SoIC 是一種創新的多晶片堆疊技術，主要是針對 10nm 以下的工藝技術進行晶圓級接合，特色是 SoIC 技術沒有突起的鍵合結構，因此有更佳運作的性能。除此之外，使用 SoIC 技術還可以把很多不同性質的芯片整合在一起，而當中最關鍵之處，更在于接合的材料。據DIGITIMES消息稱，臺積電內部已經把SoIC正式列入WLSI平臺，并稱1~2年內搭配SoIC封裝的產品就會商品化，國內IC設計業者可望成為WoW封裝首波客戶。
同時，在2.5D 封裝上，臺積電投產COWOS工藝已經6年了，當時該技術主要與16nm制程配套。據介紹，CoWOS的工藝是先將半導體芯片透過Chip on Wafer(CoW)的封裝制程連接至硅晶圓，再把此CoW芯片與基板連結，整合而成CoW-on- Substrate。這種工藝能夠提供優化的系統效能（提升3到6倍）、更小的產品外觀尺寸，并且明顯改善芯片之間的傳輸帶寬。而在今年，根據DIGITIMES的報道，臺積電也揭露了第四代CoWoS封裝將于2019年量產的計劃。封裝業者透露，因應人工智慧(AI)世代高效運算(HPC)芯片需求，臺積電第五代CoWoS封裝制程也將于2020年問世。
而從市場上看，據賽靈思官方消息，賽靈思與臺積電公司已經就7nm工藝和3D IC技術開展合作，共同打造其下一代All ProgrammableFPGA、MPSoC和3D IC。該技術代表著兩家公司在先進工藝和CoWoS 3D堆疊技術領域連續第四代攜手合作，同時也將成為臺積電公司的第四代FinFET技術。雙方合作將為賽靈思帶來多節點擴展的優勢，并進一步延續其在 28nm、20nm和16nm工藝節點所實現的出色的產品、執行力和市場成功。 臺積電近在晶圓級扇出封裝技術上，臺積電也有所突破。
2014年臺積電開始準備集成扇出型（InFO）的量產計劃，到2016年臺積電將之應用到了蘋果A10芯片中，此舉大規模地推動了晶圓級封裝的發展，至此晶圓級扇出封裝受到了業界空前的高度關注。未來InFO主要應用于行動裝置AP，鞏固蘋果iPhone AP晶圓代工訂單，但也不排除未來InFO將進入通訊領域，參與5G的發展。而伴隨著市場的關注，Cadence與Mentor也都接連推出了相關解決方案，來應對InFO所帶來的技術挑戰。
臺積電作為跨界者發展封裝技術，這對OSAT產生了什么影響？眾所周知，OSAT因為在投資能力上，無法與投入代工廠相比，因而OSAT的研發壓力會顯著增大。對此，臺積電方面表示，臺積電通過WLSI平臺，發展后端封裝其主要目標并非要與專業委外封測代工廠(OSAT)競爭，而是要拉開與三星、英特爾等競爭者的技術差距。而對于OSAT來說，面對“外來者”的入侵，OSAT則必須要專注于自身的投資，擴大差異化，或者通過上下游合作伙伴建立良好的生態環境，來促進自身發展。
三星的亦步亦趨
而三星作為臺積電的老對頭，在先進封裝上自然不甘示弱。針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領域的路線圖，就2.5D/3D封裝上來說，三星已經可以提供I-Cube 2.5D封裝，明年則會推出3D SiP系統級封裝，其中I-Cube封裝已經可以實現4路HBM 2顯存堆棧。
而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標2019年前為新制程建立量產系統，藉此贏回蘋果供應訂單。
雖然，三星一直在臺積電后面不斷追趕，看似追的很吃力，但根據其在2018年三星晶圓代工論壇日本會議上，有高管表示2018年晚些時候三星會推出7nm FinFET EUV工藝，而8nm LPU工藝也會開始風險試產，2019年則會推出5/4nm FinFET EUV工藝，同時開始18nm FD-SOI工藝的風險試產。2020年三星則會推出3nm EUV工藝。
而從市場上看，鉅亨網消息顯示，三星晶圓代工已宣布打造名為 SAFE的完整生態圈，在合作伙伴上，三星晶圓代工并已選擇智原為重要 IC 設計服務合作伙伴，除數款 10 納米芯片將在今年底前完成設計定案（tape-out），明年還將進階至 7 納米及 8 納米等先進制程世代。智原也將配合三星晶圓代工的先進封裝制程，針對 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封裝制程，及明年將推出的 3D SiP 封裝制程等，提供相對應方案，并爭取人工智能 (AI)、高效能運算 (HPC) 等 ASIC 委托設計及量產訂單。
相對于三星在7nm EUV工藝上的布局，臺積電要到第二代7nm工藝N7+上才會使用EUV工藝。而由此，我們不難看出三星想以7nm EUV工藝翻身，來分享先進制程帶來的收益。
英特爾也向3D封裝找出路
困于10nm的英特爾也在這方面尋找新的機會。在2018年12月，英特爾展示了名為“Foveros”的全新3D封裝技術，這是繼2018年英特爾推出突破性的嵌入式多芯片互連橋接（EMIB）封裝技術之后， 英特爾在先進封裝技術上的又一個飛躍。
據介紹，該技術是英特爾首次引入了3D堆疊的優勢，可實現在邏輯芯片上堆疊邏輯芯片。Foveros為整合高性能、高密度和低功耗硅工藝技術的器件和系統鋪平了道路。英特爾表示，Foveros可以將不同工藝、結構、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現高性能、高密度和低功耗。Intel表示，該技術提供了極大的靈活性，設計人員可以在新的產品形態中“混搭”不同的技術專利模塊、各種存儲芯片、I/O配置，并使得產品能夠分解成更小的“芯片組合”。 而其實在之前，英特爾也在2.5D上有了嘗試，那就是他們的EMIB。
EMIB的全稱是“Embedded Multi-Die Interconnect Bridge”。因為沒有引入額外的硅中介層，而是只在兩枚裸片邊緣連接處加入了一條硅橋接層（Silicon Bridge），并重新定制化裸片邊緣的I/O引腳以配合橋接標準。為此EMIB與硅中介層相比，有以下優勢： 1、降低了系統的制造復雜度，因為無需制造覆蓋整個芯片的硅中介層，以及遍布在硅中介層上的大量硅通孔（TSV），而只需使用較小的硅橋在裸片間進行互聯即可。同樣的，由芯片I/O至封裝引腳的連接和普通封裝技術相比并未變化，而無需再通過TSV或硅中介層進行走線。
2、降低了不同裸片間的傳輸延時，減少了信號的傳輸干擾。硅橋接只需在硅片邊緣進行，不需要在中介層中使用長導線。對于模擬器件（如收發器）而言，由于不存在通用的中介層，因此對高速信號的干擾明顯降低。
而在扇出封裝上，英特爾其實也是先行者。在2009年，他們推出了eWLB技術并對晶圓級扇出型封裝才進行過商業化量產。但此時的扇出型晶圓級封裝被限制于一個狹窄的應用范圍，僅被用于手機基帶芯片的單芯片封裝。直到2014年扇出型晶圓級封裝面臨來自其它封裝技術的激烈競爭，使得英特爾移動放棄了該項技術。至今，英特爾在扇出封裝上再無動作。
英特爾在筆者的眼中，一直是以一種老干部的形象出現，只有等待技術成熟后才會公布相關消息，欲速則不達全美地詮釋了其發展的軌跡，誰也不知道在未來英特爾在半導體后端封裝上放出什么大招。
其他OSAT的3D封裝布局
作為封測代表的OSAT廠在3D封裝上有了深入的研究。
首先看安靠科技方面。據2016年的報道，他們的芯片級Silicon Wafer Integrated Fan-out (SWIFT™)和Silicon-less Integrated Module (SLIM™)工藝制成的系統級電子封裝可以做到比復合材料層疊更薄，線寬和線距更小，集成度更高。能為客戶提供了比基于硅通技術的2.5D或3D成本更低的選項。2017年，他們還收購了NANIUM，搶先晶圓級扇出封裝大規模生產。
日月光方面也在TSV和Fan-Out WLP上有了布局。國內封測企業也在這方面推進。
首先看華天科技，從2008年6月開始，他們便聚焦于包括TSV在內的先進封裝業務。公司在2009年7月實現了TSV首樣，2010年4月TSV產品便實現量產；華天昆山是最早能夠提供量產CIS TSV封裝代加工服務的公司之一，是少數能夠同時實現8、12寸Bumping、TSV量產封裝的公司之一。華天昆山目前可以提供成熟可量產的TSV工藝，深徑比為1:1的TSV工藝和深徑比高于3:1的TSV工藝，具有低成本、高良率、高可靠性、小尺寸的特點。 至于天水華天科技方面，他們在推出了其扇出技術eSiFO。據介紹，在eSiFO中，先把晶圓蝕刻，形成一個縫隙，然后使用抓取－放置系統將裸片放置在間隙中，最后密封。該技術具有多芯片高密度系統集成、超薄、超小和工藝簡潔等突出特點，通過三年的技術研發與產品應用實踐，目前在控制芯片、FPGA等多芯片系統集成產品上實現了量產。
長電科技收購標的星科金朋FoWLP技術保持領先優勢。
eWLB是一種扇出型（fan-out）晶圓級封裝（WLP）技術，由德國的Infineon在2007年首次提出，它整合了傳統的前道和后道制造技術。這種方法以平行制程同步處理晶圓上所有的芯片，同步制程只需一個步驟，從而提供了更高的集成度，降低制造成本。隨著芯片保護封裝的集成度不斷提高，外部觸點數量大幅度增加，這項技術可為最先進的無線產品產品和消費電子產品在成本和尺寸上帶來更大的好處。該項技術最初被開發出來時，它在電性能和熱性能上都獲得了提升，相比起傳統的引線層壓封裝(lead-frame laminate package)，它的尺寸也降低了30%。這也讓收購了星科金朋的長電成為目前全球OSAT廠商在3D封裝中的先進競爭者。 未來3D封裝將走向何方？
目前，市場上先進封裝技術正處于百家爭鳴的時代，各家的先進封裝技術都有著各自的特點但是伴隨著技術的逐漸成熟、整合，這些技術會越來越走向統一，伴隨著相關生態的建立，我們也許會看到先進封裝技術的融合。 在這種形勢下，國內外均在先進封裝技術上有所發展，但我們更應該在發展中，清醒地認識到我國與國際之間的差距。國內應繼續加強在3D封裝技術方面的投入，研發重點向新興技術轉移，同時提高專利申請質量。
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